今日FPGAで学んだこと（３）

今日はVerilogを学びました

・Quartus IIによる開発：verilogの場合

　　・プロジェクト作成
　　　　　プロジェクトを入れるフォルダーを作成、あらかじめ使うものがあれば、
　　　　　そこにいれておく
　　　　　Quartus IIを立ち上げ、File→NewProjectで、新規プロジェクト作成
　　　　　　　プロジェクトのパスとプロジェクト名
　　　　　　　デバイスを選ぶ
　　　　　File→New→Verilog HDL Fileを選択
　　　　　　→Verilogの画面になる
　　　　　もしはじめに、あらかじめ使う部品を入れておいてあれば、
　　　　　　　Project→Add/Remove File in Projectで追加する


　　・Verilogファイル作成
　　　　Verilogで記述する
　　　　書き終わったら、保存する
　　　　チェックすすため、左の「Compile Design」の中にある、「Analysis&Synthesis」
　　　　を右クリック、「Start」を選択して論理合成する

　　・論理合成その他
　　　　今日FPGAで学んだこと（１）の「Quartus IIによる開発：回路図の場合」の「論理合成その他」と同じ

　　・ピン配置
　　　　今日FPGAで学んだこと（１）の「Quartus IIによる開発：回路図の場合」の「ピン配置」と同じ

　　・コンフギュデータの書き込み
　　　　今日FPGAで学んだこと（１）の「Quartus IIによる開発：回路図の場合」の「コンフギュデータの書き込み」と同じ




・「論理合成その他」で行う「Compile Design」の内容

Analysis&Synthesis
　　verilog,VHDL等の記述をもとに、ＲＴＬレベルの処理をする。
　　この段階では、メーカーの差はない

Fitting
　　ＲＴＬレベルの内容を、アルテラの部品を使って、
　　実現するための処理。アルテラ用になる

Assembler
　　配線をしてその結果を、コンフィグレーションとして
　　作成する。コンフィグレーションの結果を.sofファイルに書き出す